Sommaire

Description

Les systèmes électroniques embarqués et leurs logiciels associés sont omniprésents dans un nombre sans cesse croissant d'applications de la vie courante, industrielles et gouvernementales. La sécurité de ces systèmes est un enjeu sociétal, économique et de souveraineté majeure. Ce besoin se traduit par des activités en recherche et développement de plus en plus importantes par les scientifiques, les industriels et les services gouvernementaux, et ceci particulièrement dans la région rennaise qui héberge de nombreux acteurs du domaine.

D'une manière générale, le séminaire portera sur l'étude, l'analyse et l'évaluation des performances et de sécurité, la validation, et les aspects réglementaires des différents éléments des systèmes électroniques embarqués sécurisés. Tous ces points seront abordés théoriquement et/ou expérimentalement. Parmi les différentes thématiques abordées lors du séminaire on trouve : les briques de base et les composants sur circuits électroniques (FPGA, ASIC, cartes à puce, microcontrôleurs), leurs logiciels embarqués, les primitives cryptographiques, crypto-processeurs, accélérateurs de calculs cryptographiques, stockage sécurisé, liens de communication sur puce sécurisés, etc. On trouve aussi la conception d'architectures sécurisées et la conception conjointe matérielle/logicielle, les performances des implantations, les mécanismes de sécurité (contre-mesures actives et passives, sécurisation des systèmes de test de circuits, sécurisation des mémoires, sécurisation des communications sur puce, etc.), les attaques par canaux cachés/auxiliaires et injection de fautes, les méthodes et d'outils de rétro-conception, et les outils de CAO et formels pour l'électronique (en phase de conception ou en phase de test.

  • Le comité scientifique est en charge de l’organisation et de la programmation du séminaire.
    Il est composé des personnes suivantes :

Chaque séance du séminaire sera composée de deux présentations de 45 minutes suivies, chacune, d’une séance de questions pour un créneau total d’une heure par orateur.
Si le besoin s’en fait sentir, le comité scientifique pourra proposer deux exposés courts de 25 minutes en lieu et place d’une présentation standard.
Étant donné que le séminaire a une vocation pluridisciplinaire, il est souhaitable que l’orateur prenne le temps de motiver la problématique qu’il étudie et l’explique dans le langage le plus clair possible.

Infos pratiques

Prochains exposés

  • FeFET based Logic-in-Memory design, methodologies, tools and open challenges

    • 29 novembre 2024 (10:00 - 11:00)

    • Inria Center of the University of Rennes - - Aurigny room

    Orateur : Cédric Marchand - University of Lyon - Lyon Institute of Nanotechnology (UMR CNRS 5270)

    Data-centric applications such as artificial intelligence and the Internet of Things (IoT) impose increasingly stringent demands on the performance, the security and the energy efficiency of modern computing architectures. Traditional approaches are often unable to keep pace with these requirements making necessary to explore innovative paradigms such as in-memory computing. This paradigm is[…]

    • SemSecuElec

  • TrustSoC : a heterogeneous secure-by-design SoC architecture

    • 29 novembre 2024 (11:00 - 12:00)

    • Inria Center of the University of Rennes - - Aurigny room

    Orateur : Raphaële Milan - Université Jean Monnet Saint-Etienne, CNRS, Laboratoire Hubert Curien UMR 5516

    Since the 1970s, the complexity of systems on a chip has grown significantly. In order to improve system performance, manufacturers are integrating an increasing number of heterogeneous components on a single silicon chip. The incorporation of these components renders SoCs highly versatile yet significantly complex. Their multipurpose nature makes them suitable for use in a variety of domains,[…]

    • SemSecuElec

  • The influence of flicker noise on ring oscillator-based TRNGs

    • 20 décembre 2024 (11:00 - 12:00)

    • Inria Center of the University of Rennes - Espace de conférences

    Orateur : Licinius-Pompiliu BENEA - Univ. Grenoble Alpes, CEA, LETI

    Ring oscillators (ROs) are often used in true random number generators (TRNGs). The jitter of their clock signal, used as a source of randomness, stems from thermal and flicker noises. While thermal noise jitter is often identified as the main source of randomness, flicker noise jitter is not taken into account due to its autocorrelated nature which greatly complexifies modelling. However, it is a[…]

    • SemSecuElec

    • GDAv

  • Hardware Trojan Horses and Microarchitectural Side-Channel Attacks: Detection and Mitigation via Hardware-based
    Methodologies

    • 24 janvier 2025 (10:00 - 11:00)

    • Inria Center of the University of Rennes - Espace de conférences

    Orateur : Alessandro PALUMBO - CentraleSupélec, IRISA, Inria

    Hardware Trojan Horses that are software-exploitable can be inserted into microprocessors, allowing attackers to run unauthorized code or escalate privileges. Additionally, it has been demonstrated that attackers could observe certain microprocessor features - seemingly unrelated to the program's execution - to exfiltrate secrets or private data. So, even devices produced in secure foundries could[…]

    • SemSecuElec

    • Canaux auxiliaires

    • Vulnérabilités micro-architecturales

    • Cheval de Troie matériel

  • Covert Communication Channels Based On Hardware Trojans: Open-Source Dataset and AI-Based Detection

    • 28 février 2025 (10:00 - 11:00)

    • Inria Center of the University of Rennes - Espace de conférences

    Orateur : Alan Díaz Rizo - Sorbonne Université Lip6

    The threat of Hardware Trojan-based Covert Channels (HT-CCs) presents a significant challenge to the security of wireless communications. In this work, we generate in hardware and make open-source a dataset for various HT-CC scenarios. The dataset represents transmissions from a HT-infected RF transceiver hiding a CC that leaks information. It encompasses a wide range of signal impairments, noise[…]

    • SemSecuElec

    • Apprentissage machine

    • Cheval de Troie matériel

  • Cryptanalytical extraction of complex Neural Networks in black-box settings

    • 28 mars 2025 (10:00 - 11:00)

    • Inria Center of the University of Rennes - Espace de conférences

    Orateur : Benoit COQUERET - INRIA, Thales CESTI

    With the widespread development of artifical intelligence, Deep Neural Networks (DNN) have become valuable intellectual property (IP). In the past few years, software and hardware-based attacks targetting at the weights of the DNN have been introduced allowing potential attacker to gain access to a near-perfect copy of the victim's model. However, these attacks either fail against more complex[…]

    • SemSecuElec

    • Canaux auxiliaires

    • Apprentissage machine

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