Description
Cet exposé présente la conception par interprétation abstraite, d'un outil automatique et efficace de vérification de circuits, décrits dans le langage VHDL.<br/> Dans un premier temps, une formalisation, aussi concise que possible, de l'algorithme de simulation de VHDL sera présentée. Un algorithme d'analyse statique sera dérivé de façon systématique de cette sémantique. Etant donnée une description VHDL, pas forcément synthétisable, cet algorithme calcule un sur-ensemble de tous les états atteints lors d'une simulation quelconque de la description. Le compromis précision/efficacité de l'algorithme d'analyse peut être réglé par le choix des contraintes utilisées pour représenter les sur-ensembles d'états calculés. Enfin, une application de l'analyse à la preuve d'un circuit de codage et décodage de code correcteur d'erreur sera présentée. Dans ce cas, les contraintes affines entre variables seront utilisées.
Prochains exposés
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CryptoVerif: a computationally-sound security protocol verifier
Orateur : Bruno Blanchet - Inria
CryptoVerif is a security protocol verifier sound in the computational model of cryptography. It produces proofs by sequences of games, like those done manually by cryptographers. It has an automatic proof strategy and can also be guided by the user. It provides a generic method for specifying security assumptions on many cryptographic primitives, and can prove secrecy, authentication, and[…]-
Cryptography
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