Description
Cet exposé présente la conception par interprétation abstraite, d'un outil automatique et efficace de vérification de circuits, décrits dans le langage VHDL.<br/> Dans un premier temps, une formalisation, aussi concise que possible, de l'algorithme de simulation de VHDL sera présentée. Un algorithme d'analyse statique sera dérivé de façon systématique de cette sémantique. Etant donnée une description VHDL, pas forcément synthétisable, cet algorithme calcule un sur-ensemble de tous les états atteints lors d'une simulation quelconque de la description. Le compromis précision/efficacité de l'algorithme d'analyse peut être réglé par le choix des contraintes utilisées pour représenter les sur-ensembles d'états calculés. Enfin, une application de l'analyse à la preuve d'un circuit de codage et décodage de code correcteur d'erreur sera présentée. Dans ce cas, les contraintes affines entre variables seront utilisées.
Prochains exposés
-
Polytopes in the Fiat-Shamir with Aborts Paradigm
Orateur : Hugo Beguinet - ENS Paris / Thales
The Fiat-Shamir with Aborts paradigm (FSwA) uses rejection sampling to remove a secret’s dependency on a given source distribution. Recent results revealed that unlike the uniform distribution in the hypercube, both the continuous Gaussian and the uniform distribution within the hypersphere minimise the rejection rate and the size of the proof of knowledge. However, in practice both these[…]-
Cryptographie
-
Primitive asymétrique
-
Mode et protocole
-
-
Post-quantum Group-based Cryptography
Orateur : Delaram Kahrobaei - The City University of New York